RAM statique et dynamique. RAM statique et dynamique. Périphériques de stockage à accès aléatoire. Structure physique de la mémoire principale

Il y a beaucoup plus de mémoire dynamique dans un ordinateur que de mémoire statique, puisque la DRAM est utilisée comme mémoire principale de la VM. Comme la SRAM, la mémoire dynamique se compose d'un cœur (un ensemble de dispositifs électroniques) et d'une logique d'interface (registres tampons, amplificateurs de lecture de données, circuits de régénération, etc.). Bien que le nombre de types de DRAM ait déjà dépassé les deux douzaines, leurs cœurs sont organisés presque de la même manière. Les principales différences sont liées à la logique de l'interface, et ces différences sont également dues au champ d'application des microcircuits - en plus de la mémoire principale de la VM, des CI de mémoire dynamique sont inclus, par exemple, dans les adaptateurs vidéo. La classification des puces de mémoire dynamique est illustrée à la Fig. 72.

Pour évaluer les différences entre les types de DRAM, examinons d’abord l’algorithme permettant de travailler avec la mémoire dynamique. Pour cela nous utiliserons la Fig. 68.

Contrairement à la SRAM, l'adresse d'une cellule DRAM est transférée à la puce en deux étapes - d'abord l'adresse de la colonne, puis la ligne, ce qui permet de réduire d'environ la moitié le nombre de broches du bus d'adresse, de réduire la taille du boîtier et placez un plus grand nombre de puces sur la carte mère. Bien entendu, cela entraîne une diminution des performances, car le transfert de l'adresse prend deux fois plus de temps. Pour indiquer quelle partie de l'adresse est transmise à un moment donné, deux signaux auxiliaires RAS et CAS sont utilisés. Lors de l'accès à une cellule mémoire, le bus d'adresse est réglé sur l'adresse de la ligne. Une fois les processus sur le bus stabilisés, le signal RAS est appliqué et l'adresse est écrite dans le registre interne de la puce mémoire. Le bus d'adresse est ensuite réglé sur l'adresse de colonne et le signal CAS est émis. Selon l'état de la ligne WE, les données sont lues depuis la cellule ou écrites dans la cellule (les données doivent être placées sur le bus de données avant l'écriture). L'intervalle entre la définition de l'adresse et l'émission du signal RAS (ou CAS) est déterminé par les caractéristiques techniques du microcircuit, mais généralement l'adresse est définie dans un cycle du bus système et le signal de commande dans le suivant. Ainsi, pour lire ou écrire une cellule de RAM dynamique, cinq cycles d'horloge sont nécessaires, au cours desquels se produisent les éléments suivants : émettre une adresse de ligne, émettre un signal RAS, émettre une adresse de colonne, émettre un signal CAS, effectuer une opération de lecture/écriture. (en mémoire statique, la procédure ne prend que deux à trois mesures).

Riz. 72. Classification de la RAM dynamique : a) – puces pour la mémoire principale ; b) – microcircuits pour adaptateurs vidéo.

Vous devez également vous rappeler la nécessité de régénérer les données. Mais parallèlement à la décharge naturelle du condensateur, le dispositif électronique entraîne également une perte de charge au fil du temps lors de la lecture des données de la DRAM, donc après chaque opération de lecture, les données doivent être restaurées. Ceci est réalisé en réécrivant les mêmes données immédiatement après les avoir lues. Lors de la lecture des informations d'une cellule, les données de toute la ligne sélectionnée sont en fait sorties en même temps, mais seules celles qui se trouvent dans la colonne d'intérêt sont utilisées et tout le reste est ignoré. Ainsi, une opération de lecture à partir d'une seule cellule détruit les données de la ligne entière et doit être récupérée. La régénération des données après lecture est effectuée automatiquement par la logique d'interface de la puce, et cela se produit immédiatement après la lecture de la ligne.

Examinons maintenant les différents types de puces de mémoire dynamique, en commençant par la DRAM système, c'est-à-dire les puces conçues pour être utilisées comme mémoire principale. Au stade initial, il s'agissait de puces mémoire asynchrones dont le fonctionnement n'est pas strictement lié aux impulsions d'horloge du bus système.

RAM dynamique asynchrone. Les puces RAM dynamiques asynchrones sont contrôlées par les signaux RAS et CAS et leur fonctionnement, en principe, n'est pas directement lié aux impulsions d'horloge du bus. La mémoire asynchrone se caractérise par un temps supplémentaire consacré à l'interaction entre les puces mémoire et le contrôleur. Ainsi, dans un circuit asynchrone, le signal RAS ne sera généré qu'après qu'une impulsion d'horloge arrive au contrôleur et sera perçu par la puce mémoire après un certain temps. Après cela, la mémoire produira des données, mais le contrôleur ne pourra les lire qu'à l'arrivée de la prochaine impulsion d'horloge, car elle doit fonctionner de manière synchrone avec le reste des appareils VM. Ainsi, il y a de légers retards pendant le cycle de lecture/écriture en raison de l'attente du contrôleur de mémoire et du contrôleur de mémoire.

Puces DRAM. Les premières puces de mémoire dynamique utilisaient la méthode d’échange de données la plus simple, souvent qualifiée de conventionnelle. Il permettait de lire et d'écrire une ligne mémoire uniquement tous les cinq cycles d'horloge. . Les étapes d'une telle procédure ont été décrites précédemment. La DRAM traditionnelle correspond à la formule 5-5-5-5. Les microcircuits de ce type pouvaient fonctionner à des fréquences allant jusqu'à 40 MHz et, en raison de leur lenteur (le temps d'accès était d'environ 120 ns), ne duraient pas longtemps.

Puces FPMDRAM. Les puces RAM dynamiques qui implémentent le mode FPM sont également les premiers types de DRAM. L’essence du régime a été montrée plus tôt. Le modèle de lecture de la DRAM FPM est décrit par la formule 5-3-3-3 (14 cycles d'horloge au total). L'utilisation d'un schéma d'accès rapide aux pages a réduit le temps d'accès à 60 ns, ce qui, compte tenu de la capacité de fonctionner à des fréquences de bus plus élevées, a conduit à une augmentation des performances de la mémoire par rapport à la DRAM traditionnelle d'environ 70 %. Ce type de puce était utilisé dans les ordinateurs personnels jusqu’en 1994 environ.

Puces DRAM EDO. L'étape suivante dans le développement de la RAM dynamique était celle des circuits intégrés avec mode d'accès hyperpage(HRM, Hyper Page Mode), mieux connu sous le nom d'EDO (Extended Data Output - temps de rétention étendu des données en sortie). La principale caractéristique de la technologie est l'augmentation du temps de disponibilité des données à la sortie du microcircuit par rapport à la DRAM FPM. Dans les puces FPM DRAM, les données de sortie restent valides uniquement lorsque le signal CAS est actif, c'est pourquoi les accès à la deuxième ligne et aux suivantes nécessitent trois cycles d'horloge : un commutateur CAS à l'état actif, une horloge de lecture de données et un commutateur CAS à l’état inactif. Dans EDO DRAM, sur le front actif (descendant) du signal CAS, les données sont stockées dans un registre interne, où elles sont stockées pendant un certain temps après l'arrivée du prochain front actif du signal. Cela permet d'utiliser les données stockées lorsque le CAS est déjà dans un état inactif. En d'autres termes, les paramètres de synchronisation sont améliorés en éliminant les cycles d'attente du moment de stabilisation des données à la sortie du microcircuit.

Le modèle de lecture de la DRAM EDO est déjà 5-2-2-2, ce qui est 20 % plus rapide que le FPM. Le temps d'accès est d'environ 30 à 40 ns. Il convient de noter que la fréquence maximale du bus système pour les puces EDO DRAM ne doit pas dépasser 66 MHz.

Puces DRAM BEDO. La technologie EDO a été améliorée par VIA Technologies. La nouvelle modification d'EDO est connue sous le nom de BEDO (Burst EDO). La nouveauté de la méthode est que lors du premier accès, toute la ligne du microcircuit est lue, qui comprend les mots consécutifs du package. Le transfert séquentiel des mots (commutation des colonnes) est automatiquement surveillé par le compteur interne de la puce. Cela élimine le besoin de fournir des adresses pour toutes les cellules d'un paquet, mais nécessite la prise en charge d'une logique externe. La méthode vous permet de réduire le temps de lecture du deuxième mot et des mots suivants d'un autre cycle d'horloge, grâce auquel la formule prend la forme 5-1-1-1.

Puces EDRAM. Une version plus rapide de la DRAM a été développée par la filiale de Ramtron, Enhanced Memory Systems. La technologie est implémentée dans les variantes FPM, EDO et BEDO. La puce possède un cœur plus rapide et une mémoire cache interne. La présence de ce dernier est la principale caractéristique de la technologie. La mémoire cache est une mémoire statique (SRAM) d'une capacité de 2048 bits. Le cœur EDRAM comporte 2048 colonnes, chacune étant connectée à un cache interne. Lors de l'accès à une cellule, la ligne entière (2048 bits) est lue simultanément. La ligne de lecture est entrée dans la SRAM et le transfert d'informations vers la mémoire cache n'a pratiquement aucun effet sur les performances, puisqu'il s'effectue en un seul cycle d'horloge. Lorsque d'autres accès aux cellules appartenant à la même ligne sont effectués, les données sont extraites de la mémoire cache la plus rapide. L'accès suivant au noyau se produit lors de l'accès à une cellule qui ne se trouve pas dans une ligne stockée dans la mémoire cache de la puce.

La technologie est plus efficace lors de la lecture séquentielle, c'est-à-dire lorsque le temps d'accès moyen d'une puce se rapproche des valeurs caractéristiques de la mémoire statique (environ 10 ns). La principale difficulté est l'incompatibilité avec les contrôleurs utilisés lorsque l'on travaille avec d'autres types de DRAM.

RAM dynamique synchrone. Dans la DRAM synchrone, l'échange d'informations est synchronisé par des signaux d'horloge externes et se produit à des moments strictement définis, ce qui vous permet de tout exploiter de la bande passante du bus processeur-mémoire et d'éviter les cycles d'attente. Les informations d'adresse et de contrôle sont enregistrées dans la mémoire IC. Après quoi la réponse du microcircuit se fera par un nombre clairement défini d'impulsions d'horloge, et le processeur pourra utiliser ce temps pour d'autres actions non liées à l'accès à la mémoire. Dans le cas d'une mémoire dynamique synchrone, au lieu de la durée du cycle d'accès, on parle de la période minimale admissible de la fréquence d'horloge, et on parle déjà d'un temps de l'ordre de 8-10 ns.

Puces SDRAM. L'abréviation SDRAM (Synchronous DRAM) est utilisée pour désigner les puces RAM dynamiques synchrones « classiques ». Les différences fondamentales entre la SDRAM et la RAM dynamique asynchrone évoquées ci-dessus peuvent être réduites à quatre points :

· méthode synchrone de transfert de données vers le bus ;

· mécanisme de convoyeur pour l'acheminement des paquets ;

· utilisation de plusieurs (deux ou quatre) banques de mémoire interne ;

· transférer une partie des fonctions du contrôleur de mémoire à la logique du microcircuit lui-même.

La synchronicité de la mémoire permet au contrôleur de mémoire de « savoir » quand les données sont prêtes, réduisant ainsi les coûts d'attente et de cycles de recherche de données. Étant donné que les données apparaissent à la sortie du circuit intégré simultanément avec les impulsions d'horloge, l'interaction de la mémoire avec d'autres périphériques VM est simplifiée.

Contrairement à BEDO, le pipeline permet aux données par paquets d'être transférées horloge par horloge, permettant à la RAM de fonctionner sans problème à des fréquences plus élevées que la RAM asynchrone. Les avantages d'un pipeline sont particulièrement importants lors de la transmission de paquets longs, mais ne dépassant pas la longueur de la ligne de puce.

Un effet significatif est obtenu en divisant l'ensemble des cellules en réseaux internes indépendants (banques). Cela permet de combiner l'accès à une cellule d'une banque avec la préparation de l'opération suivante dans les banques restantes (recharge des circuits de contrôle et restauration des informations). La possibilité de garder plusieurs lignes de mémoire ouvertes simultanément (à partir de différentes banques) contribue également à améliorer les performances de la mémoire. Lors de l'accès alterné aux banques, la fréquence d'accès à chacune d'elles individuellement diminue proportionnellement au nombre de banques et la SDRAM peut fonctionner à des fréquences plus élevées. Grâce au compteur d'adresses intégré, la SDRAM, comme BEDO DRAM, permet la lecture et l'écriture en mode rafale, et en SDRAM la longueur de rafale varie et en mode rafale il est possible de lire une ligne mémoire entière. Le CI peut être caractérisé par la formule 5-1-1-1. Bien que la formule de ce type de mémoire dynamique soit la même que celle de BEDO, la capacité de fonctionner à des fréquences plus élevées signifie que la SDRAM avec deux banques à une vitesse d'horloge de bus de 100 MHz peut presque doubler les performances de la mémoire BEDO.

Puces DDR SDRAM. Une étape importante dans le développement ultérieur de la technologie SDRAM a été la DDR SDRAM (Double Data Rate SDRAM - SDRAM avec un taux de transfert de données double). Contrairement à la SDRAM, la nouvelle modification produit des données en mode rafale sur les deux fronts de l'impulsion de synchronisation, grâce à quoi le débit double. Il existe plusieurs spécifications DDR SDRAM, en fonction de la vitesse d'horloge du bus système : DDR266, DDR333, DDR400, DDR533. Ainsi, la bande passante maximale d'une puce mémoire DDR333 est de 2,7 Go/s, et pour la DDR400, elle est de 3,2 Go/s. La DDR SDRAM est actuellement le type de mémoire dynamique le plus courant dans les machines virtuelles personnelles.

Microcircuits RDRAM, DRDRAM. Les moyens les plus évidents d'augmenter l'efficacité d'un processeur avec mémoire sont d'augmenter la fréquence d'horloge du bus ou la largeur d'échantillonnage (le nombre de bits transférés simultanément). Malheureusement, les tentatives de combiner les deux options se heurtent à d'importantes difficultés techniques (à mesure que la fréquence augmente, les problèmes de compatibilité électromagnétique s'aggravent ; il devient plus difficile de garantir que toutes les informations envoyées en parallèle parviennent au consommateur en même temps). La plupart des DRAM synchrones (SDRAM, DDR) utilisent un large échantillonnage (64 bits) à une fréquence de bus limitée.

Une approche fondamentalement différente de la construction de DRAM a été proposée par Rambus en 1997. Il se concentre sur l’augmentation de la vitesse d’horloge à 400 MHz tout en réduisant la largeur d’échantillon à 16 bits. La nouvelle mémoire est connue sous le nom de RDRAM (Rambus Direct RAM). Il existe plusieurs variétés de cette technologie : Base, Concurrent et Direct. Au total, la synchronisation est effectuée sur les deux fronts des signaux d'horloge (comme dans le DDR), grâce à quoi la fréquence résultante est respectivement de 500 à 600, 600 à 700 et 800 MHz. Les deux premières options sont presque identiques, mais les changements apportés à la technologie Direct Rambus (DRDRAM) sont assez importants.

Tout d'abord, examinons les points fondamentaux de la technologie RDRAM, en nous concentrant principalement sur la version la plus moderne - DRDRAM. La principale différence par rapport aux autres types de DRAM réside dans le système d'échange de données original entre le cœur et le contrôleur de mémoire, qui est basé sur ce que l'on appelle le « canal Rambus » utilisant un protocole asynchrone orienté bloc. Au niveau logique, les informations entre le contrôleur et la mémoire sont transférées par paquets.

Il existe trois types de packages : les packages de données, les packages de lignes et les packages de colonnes. Des paquets de lignes et de colonnes sont utilisés pour transmettre des commandes du contrôleur de mémoire afin de contrôler respectivement les lignes et les colonnes du tableau d'éléments de stockage. Ces commandes remplacent le système de contrôle de puce conventionnel utilisant les signaux RAS, CAS, WE et CS.

Le réseau GE est divisé en banques. Leur nombre dans un cristal d'une capacité de 64 Mbit est de 8 banques indépendantes ou 16 doubles. Dans le cas d'une double banque^, les deux banques partagent des amplificateurs de lecture/écriture communs. Le cœur interne de la puce dispose d'un bus de données de 128 bits, qui permet de transférer 16 octets à chaque adresse de colonne. Lors de l'enregistrement, vous pouvez utiliser un masque dans lequel chaque bit correspond à un octet du paquet. À l'aide du masque, vous pouvez spécifier le nombre d'octets du paquet et quels octets doivent être écrits en mémoire.

Les lignes de données, de lignes et de colonnes du canal sont complètement indépendantes, de sorte que les commandes de lignes, les commandes de colonnes et les données peuvent être transmises simultanément et pour différentes banques de la puce. Les paquets de colonnes contiennent deux champs et sont transmis sur cinq lignes. Le premier champ spécifie l'opération principale d'écriture ou de lecture. Le deuxième champ contient soit une indication de l'utilisation d'un masque d'enregistrement (le masque lui-même est transmis via les lignes de données), soit un code d'opération étendu qui définit une option pour l'opération principale. Les paquets de chaînes sont divisés en commandes d'activation, d'annulation, de régénération et de commutation de mode d'alimentation. Trois lignes sont allouées à la transmission des paquets de chaînes.

L'opération d'écriture peut suivre immédiatement la lecture - seul un délai est nécessaire pour le temps que le signal traverse le canal (de 2,5 à 30 ns selon la longueur du canal). Pour égaliser les retards dans la transmission des bits individuels du code transmis, les conducteurs de la carte doivent être positionnés strictement en parallèle, avoir la même longueur (la longueur des lignes ne doit pas dépasser 12 cm) et répondre à des exigences strictes définies par le développeur. .

Chaque écriture dans le canal peut être pipeline, le premier paquet de données ayant une latence de 50 ns et les opérations de lecture/écriture restantes se produisant en continu (la latence n'est introduite que lors du passage d'une opération d'écriture à une opération de lecture, et vice versa).

Les publications disponibles mentionnent les travaux d'Intel et de Rambus sur une nouvelle version de RDRAM, appelée nDRAM, qui prendra en charge le transfert de données à des fréquences allant jusqu'à 1 600 MHz.

Puces SLDRAM. Un concurrent potentiel de la RDRAM en tant que norme d'architecture de mémoire pour les futures machines virtuelles personnelles est un nouveau type de RAM dynamique développé par le SyncLink Consortium, un consortium de fabricants de machines virtuelles, connu sous l'abréviation SLDRAM. Contrairement à la RDRAM dont la technologie est la propriété de Rambus et Intel, cette norme est ouverte. Au niveau système, les technologies sont très similaires. Les données et les commandes du contrôleur vers la mémoire et de retour vers la SLDRAM sont transmises par paquets de 4 ou 8 messages. Les commandes, adresses et signaux de contrôle sont envoyés sur un bus de commandes unidirectionnel de 10 bits. Les données de lecture et d'écriture sont transmises sur un bus de données bidirectionnel de 18 bits. Les deux bus fonctionnent à la même fréquence. Pour l'instant, cette fréquence est toujours de 200 MHz, ce qui, grâce à la technologie DDR, équivaut à 400 MHz. Les prochaines générations de SLDRAM devraient fonctionner à des fréquences de 400 MHz et plus, c'est-à-dire fournir une fréquence effective supérieure à 800 MHz.

Jusqu'à 8 puces mémoire peuvent être connectées à un contrôleur. Pour éviter les retards dans les signaux provenant de puces plus éloignées du contrôleur, les caractéristiques de synchronisation de chaque puce sont déterminées et entrées dans son registre de contrôle lors de la mise sous tension.

Puces ESDRAM. Il s'agit d'une version synchrone d'EDRAM qui utilise les mêmes techniques pour réduire le temps d'accès. Une opération d'écriture, contrairement à une opération de lecture, contourne le cache, ce qui augmente les performances de l'ESDRAM lors de la reprise de la lecture à partir d'une ligne déjà présente dans le cache. Grâce à la présence de deux banques dans la puce, les temps d'arrêt dus à la préparation des opérations de lecture/écriture sont minimisés. Les inconvénients du microcircuit considéré sont les mêmes que ceux de l'EDRAM - le contrôleur est plus complexe, car il doit avoir la capacité de lire pour se préparer à lire une nouvelle ligne de noyau dans la mémoire cache. De plus, avec une séquence arbitraire d'adresses, la mémoire cache est utilisée de manière inefficace.

Puces CDRAM. Ce type de RAM a été développé par Mitsubishi Corporation et peut être considéré comme une version révisée de l'ESDRAM, exempte de certaines de ses imperfections. La capacité de la mémoire cache et le principe d'y placer les données ont été modifiés. La capacité d'un seul bloc de cache a été réduite à 128 bits, de sorte que le cache de 16 kilobits peut stocker simultanément des copies de 128 emplacements mémoire, permettant une utilisation plus efficace de la mémoire cache. Le remplacement de la première section mémoire placée dans le cache ne commence qu'après le remplissage du dernier (128ème) bloc. Les moyens d'accès ont également changé. Ainsi, la puce utilise des bus d'adresses distincts pour le cache statique et le cœur dynamique. Le transfert de données du noyau dynamique vers la mémoire cache est combiné avec l'émission de données sur le bus, de sorte que des transferts fréquents mais courts ne réduisent pas les performances du circuit intégré lors de la lecture de grandes quantités d'informations de la mémoire et mettent le CDRAM à égalité avec l'ESDRAM, et lors de la lecture à des adresses sélectives, le CDRAM l'emporte clairement. Il convient toutefois de noter que les changements ci-dessus ont conduit à une complexité encore plus grande du contrôleur de mémoire.

Fin du travail -

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En adressage direct, la commande précise le décalage, qui correspond au début du placement de l'opérande correspondant en mémoire. Par défaut, lors de l'utilisation de directives de description de segment simplifiées

Adressage indirect
Avec l'adressage indirect, le décalage de l'opérande correspondant dans le segment est contenu dans l'un des registres du microprocesseur. Ainsi, le contenu actuel du registre du microprocesseur détermine l'exécution

Adressage indirect par base
Lorsque vous utilisez l'adressage indirect, vous pouvez ajouter une constante au contenu du registre. Dans ce cas, l'adresse exécutive est calculée comme la somme du contenu du registre correspondant et de cette constante

Adressage par base de données avec indexation
Le microprocesseur i8086 peut également utiliser une combinaison d'adressage d'index indirect et d'adressage de base. L'adresse exécutive de l'opérande est déterminée comme la somme de trois composants - le contenu de

Travaux de laboratoire. Architecture logicielle du processeur i8086
Dans le langage assembleur du processeur i8086 à l'aide de n'importe quel package pratique (TASM est recommandé), implémentez les tâches suivantes : 1. Tabulez la fonction

Structure des interconnexions informatiques
Un ensemble de chemins qui interconnectent les principaux périphériques d’une VM (processeur central, mémoire et modules d’entrée/sortie) forme la structure des interconnexions de l’ordinateur.

Types de pneus
Un critère important qui détermine les caractéristiques d'un pneu peut être sa destination. A partir de ce critère, on peut distinguer : · les bus processeur-mémoire ; · bus d'entrée

Bus système
Pour réduire les coûts, certaines machines virtuelles disposent d'un bus commun pour la mémoire et les périphériques d'E/S. Ce type de bus est souvent appelé bus système. Le bus système sert aux fonctions physiques et logiques

Ordinateur à bus unique
Dans les structures d'interconnexion à bus unique, il existe un bus système qui assure l'échange d'informations entre le processeur et la mémoire, ainsi qu'entre le dispositif aéroporté d'une part et le processeur d'autre part.

Ordinateur avec deux types de bus
Bien que les contrôleurs de périphériques d'entrée/sortie (IDC) puissent être connectés directement au bus système, un effet plus important est obtenu en utilisant un ou plusieurs bus d'E/S.

Ordinateur avec trois types de bus
Un bus d'extension à grande vitesse peut être ajouté au système de bus pour connecter des périphériques à grande vitesse.

Aspects mécaniques
Le bus principal qui connecte les périphériques d'un ordinateur est généralement situé sur ce qu'on appelle le fond de panier ou la carte mère. Le bus est constitué de fines bandes de cuivre parallèles

Aspects électriques
Tous les appareils utilisant le bus sont connectés électriquement à ses lignes de signal, qui sont des conducteurs électriques. En modifiant les niveaux de tension sur les lignes de signal,

Distribution des lignes de bus
Toute transaction sur le bus commence par les informations d'adresse de configuration du périphérique maître. L'adresse permet de sélectionner un appareil esclave et d'établir une connexion entre celui-ci et le maître. D

Lignes louées et multiplexées
Certaines machines virtuelles combinent les lignes d’adresse et de données en un seul bus d’adresses/données multiplexé. Un tel bus fonctionne en mode temps partagé, puisque le cycle du bus est divisé en

Régimes prioritaires
Chaque leader potentiel se voit attribuer un niveau de priorité spécifique, qui peut rester constant (priorité statique ou fixe) ou varier en fonction du niveau de priorité.

Schémas d'arbitrage
L'arbitrage des demandes de contrôle des bus peut être organisé de manière centralisée ou décentralisée. Le choix d'un système spécifique dépend des exigences de performance et

Interface PCI
La position dominante sur le marché des PC a longtemps été occupée par les systèmes basés sur le bus PCI (Peripheral Component Interconnect). Ce

Port AGP
Avec l'introduction généralisée des technologies multimédias, la bande passante du bus PCI est devenue insuffisante pour le fonctionnement productif d'une carte vidéo. Afin de ne pas modifier la norme pneumatique existante

PCI-Express
L'interface PCI Express (appelée à l'origine 3GIO) utilise le concept PCI, mais leur implémentation physique est radicalement différente. Au niveau physique, PCI Express représente

Localisation des données
Par localisation des données, nous entendons la possibilité d'accéder à l'un des hôtes, ainsi que d'adresser les données qui s'y trouvent. L'adresse de l'hôte est généralement contenue dans la partie adresse des commandes d'entrée/sortie.

Contrôle et synchronisation
La fonction de contrôle et de synchronisation est que la VVM doit coordonner le mouvement des données entre les ressources internes de la VM et les périphériques externes. Lors du développement de systèmes

Échange d'informations
La fonction principale de l’IIM est d’assurer l’échange d’informations. Du côté de la « grande » interface, il s’agit d’un échange avec le CPU, et du côté de la « petite » interface, il s’agit d’un échange avec l’ordinateur. À cet égard, il est nécessaire

Système d'interruption et d'exception dans l'architecture IA-32
Les interruptions et les exceptions sont des événements qui indiquent que certaines conditions se sont produites dans le système ou dans une tâche en cours d'exécution nécessitant l'intervention du processeur.

Contrôleur d'interruption programmable avancé (APIC)
Les microprocesseurs IA-32, à commencer par le modèle Pentium, contiennent un contrôleur d'interruption programmable avancé (APIC) intégré. L'APIC intégré est conçu pour l'enregistrement préalable

Pipeline de calcul
L'amélioration de la base d'éléments n'entraîne plus une augmentation spectaculaire des performances de la VM. Les techniques architecturales semblent plus prometteuses à cet égard, notamment

Convoyeurs linéaires synchrones
L'efficacité d'un convoyeur synchrone dépend en grande partie du choix correct de la durée de la période d'horloge Tk. Le Tk minimum admissible peut être défini comme

Mesures d'efficacité du convoyeur
Pour caractériser l'effet obtenu par les calculs de pipeline, trois mesures sont généralement utilisées : l'accélération, l'efficacité et les performances. Sous accéléré

Convoyeurs non linéaires
Le pipeline n’est pas toujours une chaîne linéaire d’étapes. Dans un certain nombre de situations, il s'avère avantageux lorsque les blocs fonctionnels sont connectés les uns aux autres non pas en série, mais en conséquence

Pipeline de commandes
L'idée d'un convoyeur de commande a été proposée en 1956 par l'académicien S. A. Lebedev. Comme vous le savez, un cycle de commande est une séquence d'étapes. Après avoir confié la mise en œuvre de chacun des

Conflits dans le pipeline de commandes
Le nombre 14 obtenu dans l'exemple caractérise uniquement les performances potentielles du pipeline de commandes. En pratique, en raison de situations conflictuelles survenant dans le pipeline, l'obtention d'une telle performance est possible.

Méthodes pour résoudre le problème du saut conditionnel
Malgré l'importance de l'aspect calcul de l'adresse d'exécution du point de transition, les principaux efforts des concepteurs de VM visent à résoudre le problème des transitions conditionnelles, puisque

Prédiction des transitions
La prédiction des transitions est aujourd’hui considérée comme l’un des moyens les plus efficaces de gérer les conflits de gestion. L'idée est qu'avant même le moment

Prédiction de branche statique
La prédiction de branchement statique est effectuée sur la base de certaines informations a priori sur le programme à exécuter. La prédiction est faite au stade de la compilation du programme et

Prédiction de branche dynamique
Dans les stratégies dynamiques, la décision concernant le résultat le plus probable de la commande est prise lors de calculs, sur la base des informations sur les transitions précédentes (historique des transitions), collectées

Processeurs superpipelines
L'efficacité d'un convoyeur dépend directement de la fréquence à laquelle les objets de traitement sont fournis à son entrée. Vous pouvez multiplier par n la cadence de fonctionnement du convoyeur

Architectures de jeu d'instructions complètes et réduites
La technologie de programmation moderne se concentre sur les langages de haut niveau (HLL), dont la tâche principale est de faciliter le processus d'écriture de programmes. Plus de 90 % de l'ensemble du processus du programme

Principales caractéristiques de l'architecture RISC
Les principaux efforts de l'architecture RISC visent à créer le pipeline de commandes le plus efficace, c'est-à-dire celui dans lequel toutes les commandes sont récupérées de la mémoire et envoyées au CPU pour traitement.

Avantages et inconvénients de RISC
En comparant les avantages et les inconvénients de CISC et RISC, il est impossible de tirer une conclusion sans ambiguïté sur l'avantage indéniable d'une architecture par rapport à l'autre. Pour certains domaines d'utilisation de VM l

Processeurs superscalaires
Étant donné que les possibilités d'amélioration de la base d'éléments ont déjà été pratiquement épuisées, l'augmentation supplémentaire des performances des VM réside dans le plan des solutions architecturales. Comme déjà à propos

Travaux de laboratoire. Périphériques d'exécution de VM
Compteurs. Un compteur est un appareil dont les signaux de sortie affichent le nombre d'impulsions reçues à l'entrée de comptage. Une bascule JK peut servir d'exemple de simple

Caractéristiques des systèmes de mémoire
La liste des principales caractéristiques qui doivent être prises en compte lors de l'examen d'un type spécifique de périphérique de stockage comprend : · l'emplacement ; · capacité;

· unité
La mémoire est souvent qualifiée de « goulot d’étranglement » des machines virtuelles von Neumann en raison de son sérieux retard de performances par rapport aux processeurs, et cet écart ne cesse de croître. Donc si

Mémoire principale
La mémoire principale (RAM) est le seul type de mémoire auquel le CPU peut accéder directement (à l'exception des registres du CPU). Stockage d'informations

Bloquer l'organisation de la mémoire principale
La capacité de mémoire principale des machines virtuelles modernes est trop grande pour être implémentée sur un seul circuit intégré (IC). La nécessité de combiner plusieurs CI

Organisation des puces mémoire
Les circuits intégrés (CI) de mémoire sont organisés sous la forme d'une matrice de cellules dont chacune, selon la capacité du CI, est constituée d'un ou plusieurs éléments de stockage (SE)

Périphériques de stockage synchrones et asynchrones
Comme premier critère selon lequel les principaux périphériques de stockage de mémoire peuvent être classés, considérons la méthode de synchronisation. A partir de ces positions, les types connus de sous-section mémoire

Périphériques de stockage à accès aléatoire
La plupart des types de puces RAM actuellement utilisés ne sont pas capables de stocker des données sans source d'énergie externe, c'est-à-dire qu'ils sont volatils (vo

RAM statique et dynamique
Dans la RAM statique, l'élément de stockage peut stocker indéfiniment les informations enregistrées (sous réserve de la tension d'alimentation). Élément de stockage dynamique

Mémoires statiques à accès aléatoire
Rappelons que le rôle d'élément de stockage dans la RAM statique est joué par un déclencheur. La RAM statique est actuellement le type de RAM le plus rapide, mais aussi le plus cher.

Travaux de laboratoire. Travail avancé avec mémoire et transfert de contrôle dans le programme
Implémentez les programmes suivants en langage assembleur du microprocesseur i8086 à l'aide des commandes de transfert de contrôle call et ret : 1. Définir la coupe

Disques magnétiques
Les informations contenues dans le stockage sur disque magnétique (MD) sont stockées sur des plaques plates en métal ou en plastique (disques) recouvertes d'un matériau magnétique. Les données sont écrites et lues depuis

Organisation et formatage des données
Les données sur le disque sont organisées en une série de cercles concentriques appelés pistes (Figure 72). Chacun d'eux a la même largeur que la tête. Les chemins adjacents sont séparés par des espaces. Ce

Structure interne des systèmes de disques
Les mémoires à tête fixe ont une tête de lecture/écriture par piste. Les têtes sont montées sur un bras rigide qui traverse toutes les pistes du disque. Sur disque

Concept de baie redondante
Les disques magnétiques, qui constituent la base de la mémoire externe de toute VM, restent en même temps l'un des « goulots d'étranglement » en raison de leur coût relativement élevé, de leurs performances insuffisantes et de leurs pannes.

Amélioration des performances du sous-système de disque
L'augmentation des performances du sous-système de disque en RAID est obtenue à l'aide d'une technique appelée striping. Il est basé sur le partitionnement des données et la di

Améliorer la tolérance aux pannes du sous-système de disque
L'un des objectifs du concept RAID était la capacité de détecter et de corriger les erreurs résultant de pannes ou de pannes de disque. Ceci est réalisé grâce à un espace disque redondant

Niveau RAID 0
Le niveau RAID 0, à proprement parler, n'est pas un membre à part entière de la famille RAID, car ce schéma ne contient pas de redondance et vise uniquement à améliorer les performances de manière limitée.

RAID niveau 1
RAID 1 réalise la redondance en dupliquant les données. En principe, les données sources et leurs copies peuvent être placées arbitrairement sur une baie de disques, l'essentiel est qu'elles soient trouvées

RAID niveau 2
Les systèmes RAID 2 utilisent une technologie d'accès parallèle, dans laquelle tous les disques sont impliqués simultanément dans l'exécution de chaque requête d'E/S. Habituellement, les broches de tous les disques sont synchronisées

RAID niveau 3
RAID 3 est organisé de la même manière que RAID2. La différence est que RAID 3 ne nécessite qu'un seul disque supplémentaire - un disque de parité, quelle que soit la taille de la matrice de disques (p

RAID niveau 4
Dans son idée et sa technique de génération d'informations redondantes, RAID 4 est identique à RAID 3, seule la taille des bandes dans RAID 4 est beaucoup plus grande (généralement un ou deux blocs physiques sur le disque). Gla

RAID niveau 5
RAID 5 a une structure similaire à RAID 4. La différence est que RAID 5 n'a pas de disque séparé pour stocker les bandes de parité, mais les répartit plutôt sur tous les disques. Typique

RAID niveau 6
RAID 6 est très similaire à RAID 5. Les données sont également divisées en bandes de la taille d'un bloc et distribuées sur tous les disques de la matrice. De même, les bandes de parité sont réparties sur différents disques.

Niveau RAID 7
RAID 7, breveté par Storage Computer Corporation, combine une matrice de disques fonctionnant de manière asynchrone et une mémoire cache gérée par le système d'exploitation intégré du contrôleur de matrice.

Niveau RAID 10
Ce schéma coïncide avec RAID 0, mais contrairement à lui, le rôle des disques individuels est joué par des matrices de disques construites selon le schéma RAID 1 (Fig. 83). Ainsi, en RAID 10,

Caractéristiques de la mise en œuvre des systèmes RAID
Les matrices RAID peuvent être implémentées sous forme de logiciel, de matériel ou d'une combinaison de logiciel et de matériel. Lorsqu'ils sont implémentés dans un logiciel, des lecteurs de disque conventionnels sont utilisés.

Mémoire optique
En 1983, le premier système audio numérique basé sur des disques compacts (CD - disque compact) a été introduit. Un disque compact est un disque simple face capable de stocker plus de 60 minutes de

Niveaux de parallélisme
Les méthodes et moyens de mise en œuvre du parallélisme dépendent du niveau auquel il doit être assuré. Généralement, on distingue les niveaux de parallélisme suivants : · Niveau de travail. Nesk

Parallélisme au niveau du programme
Il est logique de parler de parallélisme au niveau des programmes dans deux cas. Premièrement, lorsqu'un programme peut avoir des sections indépendantes pouvant être exécutées en parallèle

Parallélisme au niveau des instructions
La concurrence au niveau des commandes se produit lorsque le traitement de plusieurs commandes ou l'exécution de différentes étapes de la même commande peuvent se chevaucher dans le temps. Développeurs informatiques

Profil de simultanéité du programme
Le nombre de processeurs d'un système multiprocesseur participant en parallèle à l'exécution du programme à chaque instant t est déterminé par la notion de degré de parallélisme D(t) (

Considérons l'exécution parallèle d'un programme avec les caractéristiques suivantes : · O(n) - le nombre total d'opérations (commandes) effectuées sur un système à n processeurs ;

La loi d'Amdahl
En achetant un système informatique parallèle pour résoudre son problème, l'utilisateur s'attend à une augmentation significative de la vitesse de calcul grâce à la répartition de la puissance de calcul

Loi de Gustavson
Une certaine part d'optimisme dans l'évaluation donnée par la loi d'Amdahl vient des recherches menées par John Gustafson de la NASA Ames Research, déjà mentionné. Résolution sur un système informatique

Cohérence du cache dans les systèmes SMP
Les besoins en bande passante mémoire des processeurs modernes peuvent être considérablement réduits en utilisant de grands caches multiniveaux. Alors si ces exigences

Cohérence du cache dans les systèmes MPP
Il existe deux manières différentes de créer des systèmes de mémoire distribuée à grande échelle. Le moyen le plus simple consiste à éliminer les mécanismes matériels qui fournissent

Organisation des interruptions dans les systèmes multiprocesseurs
Considérons la mise en œuvre d'interruptions dans les systèmes multiprocesseurs symétriques les plus simples, qui utilisent plusieurs processeurs connectés par un bus commun. Chaque processeur

Conclusion
Il n'est pas possible de couvrir tous les aspects de la structure et de l'organisation des ordinateurs dans une seule publication (ni même au sein d'un seul cours). Connaissances dans ce domaine de l'activité humaine

Bibliographie
1. Aven, O.I. Évaluation de la qualité et de l'optimisation des systèmes informatiques / O.I. Aven, N. Ya Turin, A. Ya. – M. : Nauka, 1982. – 464 p. 2. Voevodin, V.V. Informatique parallèle

La plupart des types de puces RAM actuellement utilisés ne sont pas capables de stocker des données sans source d'alimentation externe, c'est-à-dire sont une mémoire volatile. L'utilisation généralisée de tels dispositifs est associée à un certain nombre de leurs avantages par rapport aux types de mémoire non volatile : capacité plus élevée, consommation d'énergie réduite, performances plus élevées et faible coût de stockage d'une unité d'information.

La RAM volatile peut être divisée en deux sous-groupes principaux : la mémoire dynamique (DRAM - Dynamic Random Access Memory) et la mémoire statique (SRAM - Static Random Access Memory).

RAM statique et dynamique

DANS RAM statique L'élément de stockage peut stocker indéfiniment les informations enregistrées (s'il existe une tension d'alimentation). Élément de mémoire dynamique La RAM ne peut stocker des informations que pendant une période de temps assez courte, après quoi les informations doivent être à nouveau restaurées, sinon elles seront perdues. Les mémoires dynamiques, comme les mémoires statiques, sont volatiles.

Le rôle d'élément de stockage dans la RAM statique est joué par un déclencheur. Une telle bascule est un circuit bistable, généralement composé de quatre ou six transistors (Fig. 5.7). Un circuit à quatre transistors offre une capacité de puce plus élevée et donc un coût inférieur, mais un tel circuit présente un courant de fuite élevé lorsque les informations sont simplement stockées. De plus, un déclencheur à quatre transistors est plus sensible aux sources de rayonnement externes, ce qui peut entraîner une perte d'informations. La présence de deux transistors supplémentaires permet, dans une certaine mesure, de compenser les défauts évoqués du circuit à quatre transistors, mais surtout d'augmenter les performances de la mémoire.

Riz. 5.7.Élément de stockage RAM statique

L'élément de stockage de la mémoire dynamique est beaucoup plus simple. Il se compose d'un condensateur et d'un transistor de coupure (Fig. 5.8).

Riz. 5.8.Élément de stockage RAM dynamique

La présence ou l'absence de charge dans le condensateur est interprétée respectivement comme 1 ou 0. La simplicité de conception permet d'obtenir une densité élevée de cellules solaires et, à terme, de réduire le coût. Le principal inconvénient de cette technologie est que la charge accumulée sur le condensateur se perd avec le temps. Même avec un bon diélectrique avec une résistance électrique de plusieurs téraohms (10-12 Ohms) utilisé dans la fabrication de condensateurs élémentaires, la charge se perd assez rapidement. Les dimensions d'un tel condensateur sont microscopiques et la capacité est de l'ordre de 1SG 15 F. Avec une telle capacité, seulement 40 000 électrons environ s'accumulent sur un condensateur. Le temps moyen de fuite de charge de la mémoire dynamique électronique est de centaines, voire de dizaines de millisecondes, la charge doit donc être restaurée pendant cette période, sinon les informations stockées seront perdues. Restauration périodique de la charge de l'élément terre appelée régénération et est effectué toutes les 2 à 8 ms,

Trois méthodes principales de régénération ont été utilisées dans différents types de circuits intégrés à mémoire dynamique :

Un signal RAS (ROR - RAS Only Refresh) ;

Le signal CAS précédant le signal RAS (CBR - CAS Before RAS) ;

Régénération automatique (SR - Self Refresh).

La régénération RAS unique a été utilisée dans les premières puces DRAM. L'adresse de la ligne régénérée est sortie sur le bus d'adresse, accompagnée du signal RAS. Dans ce cas, une rangée de cellules est sélectionnée et les données qui y sont stockées sont envoyées aux circuits internes du microcircuit, puis réécrites. Le signal CAS n'apparaissant pas, le cycle de lecture/écriture ne commence pas. La fois suivante, l'adresse de la ligne suivante est fournie au bus d'adresses, et ainsi de suite, jusqu'à ce que toutes les cellules soient restaurées, après quoi le cycle se répète. Les inconvénients de la méthode incluent le bus d'adresses occupé au moment de la régénération, lorsque l'accès aux autres périphériques VM est bloqué.

La particularité de la méthode CBR est que si dans un cycle normal de lecture/écriture le signal RAS précède toujours le signal CAS, alors lorsque le signal CAS apparaît en premier, un cycle de régénération spécial commence. Dans ce cas, l'adresse de ligne n'est pas transmise et la puce utilise son compteur interne dont le contenu est augmenté de un à chaque cycle CBR suivant. Le mode permet de régénérer la mémoire sans occuper le bus d'adresse, c'est-à-dire qu'il est plus efficace.

La régénération automatique de la mémoire est associée à une économie d'énergie lorsque le système passe en mode veille et que le générateur d'horloge cesse de fonctionner. En l'absence de signaux externes RAS et CAS, la mise à jour du contenu de la mémoire à l'aide des méthodes ROR ou CBR est impossible, et le microcircuit effectue lui-même une régénération, démarrant son propre oscillateur, qui synchronise les circuits de régénération internes.

La portée de la mémoire statique et dynamique est déterminée par la vitesse et le coût. Le principal avantage de la SRAM réside dans ses performances supérieures (environ un ordre de grandeur supérieur à celles de la DRAM). La SRAM synchrone rapide peut fonctionner avec un temps d'accès aux informations égal au temps d'une impulsion d'horloge du processeur. Cependant, en raison de la faible capacité des puces et de leur coût élevé, l'utilisation de la mémoire statique est généralement limitée à une mémoire cache de capacité relativement petite du premier (L1), du deuxième (L2) ou du troisième (L3) niveaux. Dans le même temps, les puces de mémoire dynamique les plus rapides nécessitent encore cinq à dix cycles de processeur pour lire le premier octet d'un paquet, ce qui ralentit l'ensemble de la VM. Néanmoins, en raison de la densité élevée des appareils électroniques et de leur faible coût, c'est la DRAM qui est utilisée lors de la construction de la mémoire principale d'une VM.

La base d'une cellule mémoire dans une mémoire de type statique est un déclencheur. Les transistors à effet de champ sont utilisés comme éléments de base pour mettre en œuvre un déclencheur. L'utilisation de transistors à effet de champ est due au fait qu'ils consomment moins d'énergie que les transistors bipolaires. Les puces mémoire construites sur leur base sont donc plus économiques.

La figure 19.1 montre un déclencheur sur des transistors MOS avec inductible p-canal. Pour déverrouiller un tel transistor, la tension à sa grille par rapport à la source doit être inférieure à zéro : .

Laissez le transistor dans son état initial VT3 ouvrir un VT1 fermé (état de stockage nul). Transistors VT2 Et VT4 agissent comme des résistances, donc au drain du transistor VT3 sera le potentiel de tension d'alimentation , et au drain du transistor VT1– potentiel nul. Transistors VT5 Et VT6 enregistrer et lire des informations. En mode stockage de données, la tension sur les lignes de bits P0 Et P1 sont égaux à zéro, et le potentiel sur la ligne est égal à la tension d'alimentation du circuit . Dans ce cas, la tension drain-source sur un transistor VT5égal à zéro, et transistors VT5 fermé. Tension transistor VT6 est égal à zéro et il est également fermé.

Figure 19.1 – Schéma d'une cellule RAM de type statique

Pour régler le déclencheur sur un seul état(en écrivant un) un potentiel zéro est appliqué à la ligne, et la ligne de bit P1 potentiel égal . Dans ce cas, le transistor VT5 sera activé inversement, c'est-à-dire que la source devient la broche connectée à la ligne de bit P1. Tension grille-source d'un transistor inversé VT5 devient inférieur à zéro et transistors VT5 s'ouvre. Un signal positif va à la grille du transistor VT3, dans lequel devient égal à zéro et le transistor VT3 se ferme. En conséquence, la grille du transistor VT1 le potentiel zéro arrive. Ce transistor devient négatif et le transistor VT1 s'ouvre, une tension positive s'établit à son drain, ce qui correspond à l'état unique du déclencheur. Tension de vidange VT3 devient égal à zéro.

Pour zéro entrée nécessaire à une tension de ligne nulle UN appliquer une tension à la ligne de bits P0, tandis qu'à travers un transistor ouvert VT6 tension positive atteignant la grille du transistor VT1, le verrouille, ce qui entraîne l'ouverture du transistor VT3. Au drain du transistor VT1 le potentiel zéro sera établi, et au drain du transistor VT3– potentiel de tension d'alimentation.

Pour lire les informations précédemment enregistrées dans le déclencheur, il est nécessaire d'appliquer un potentiel zéro uniquement sur la ligne. De plus, si le transistor était ouvert VT1(état unique), puis tension négative le transistor sera ouvert VT5 et à travers lui, le potentiel élevé entrera dans la ligne de décharge P1. Si le déclencheur est à l'état zéro, le transistor s'ouvrira VT6 et un potentiel élevé entrera dans la ligne de décharge P0 .

La figure 19.2 montre une structure typique d'une puce RAM statique. Les informations sont stockées dans un périphérique de stockage. Le lecteur est une matrice composée des cellules mémoire évoquées ci-dessus. Pour rechercher la cellule mémoire requise, la ligne et la colonne correspondant à la position de la cellule mémoire dans le lecteur sont spécifiées.

Figure 19.2 – Structure d'une puce RAM statistique

L'adresse de la cellule mémoire (ML) sous la forme d'un nombre binaire est reçue via le bus d'adresse dans le registre d'adresse. Le nombre de bits d'adresse est lié à la capacité de stockage. Le nombre de lignes et de colonnes de l'accumulateur est choisi égal à une puissance entière de deux. Si le nombre de lignes et nombre de colonnes , puis le nombre total de cellules mémoire (capacité du disque)
, Où – le nombre de bits d'adresse acceptés dans le registre d'adresses. Par exemple, avec une capacité nombre de bits d'adresse . Dans ce cas, il est sélectionné . Dans ce cas, le nombre de lignes et le nombre de colonnes de l'accumulateur sont égaux à . Dimension requise de la matrice de stockage – .

Les bits du registre d'adresse sont divisés en deux groupes. Un groupe dans n1 bits détermine le numéro binaire de la ligne dans laquelle se trouve la cellule mémoire, un autre groupe dans n2 bits détermine le nombre binaire de la colonne dans laquelle se trouve la cellule mémoire. Chaque groupe de bits d'adresse est transmis au décodeur de ligne ou de colonne correspondant. Dans ce cas, chacun des décodeurs crée un niveau zéro logique sur l'un de ses circuits de sortie. Les sorties restantes sont définies sur un niveau logique. Une cellule mémoire affectée simultanément par deux zéros logiques sur les lignes correspondantes est sélectionnée. Cela correspond à la fourniture d'un zéro logique à la ligne de déclenchement de la cellule mémoire évoquée ci-dessus.

En mode lecture, le contenu de la cellule mémoire est transmis à l'amplificateur de lecture et de celui-ci à la sortie du microcircuit FAIRE. Dans ce cas, le signal d'enregistrement doit avoir un niveau unité passif. Le mode d'enregistrement est défini en appliquant un niveau de signal zéro actif à l'entrée d'enregistrement. L'amplificateur d'enregistrement s'ouvre et le bit d'information de l'entrée de données D.I. entre dans la cellule mémoire sélectionnée pour le stockage, tandis que l'amplificateur de lecture se ferme et que les données sont sorties FAIRE les schémas ne sont pas reçus.

Ces processus se produisent si le niveau zéro logique est actif à l'entrée de sélection du microcircuit. Au niveau logique un au niveau de cette entrée, toutes les sorties du décodeur de ligne sont réglées à un niveau logique un et la mémoire est en mode stockage. La séquence de fourniture des signaux de commande est individuelle pour chaque type de puce mémoire. En attendant, il existe des tendances générales. Considérons la séquence de fourniture des signaux de commande en modes lecture et écriture (Figure 19.3).

L'adresse de la cellule mémoire activée doit être définie en premier sur le bus d'adresse, à la fois en mode écriture et en lecture. L'adresse est supprimée du bus une fois l'écriture ou la lecture dans la cellule terminée.

Figure 19.3 – Chronogrammes du fonctionnement de la RAM statique

L'un des signaux de commande d'écriture ou de sélection de puce, ou les deux, doit être activé après avoir défini l'adresse (intervalles de temps , Et , ) et supprimé avant de supprimer l'adresse (intervalles de temps , et , ). Cela garantit un état à haute impédance des terminaux FAIRE Et D.I. microcircuits, ce qui élimine la possibilité de faux échanges d'informations entre les puces mémoire et les appareils lors du changement d'adresse. Dans le cas d'un niveau de signal passif, l'amplificateur tampon de lecture ou d'écriture correspondant est désactivé dans chacun de ses modes. Dans le cas d'un niveau de signal passif, un seul niveau de signal est généré sur la ligne de la cellule mémoire, grâce à quoi elle est déconnectée des lignes P0) Et P1 stocke les informations enregistrées.

La figure 19.3 montre les chronogrammes du fonctionnement de la RAM en cas de changement de mode, c'est-à-dire Le mode lecture s'effectue après le mode écriture et le mode écriture - après le mode lecture. Par conséquent, les deux signaux sont définis et .

Typiquement, lors de plusieurs modes de lecture consécutifs et en l'absence d'accès à la puce mémoire, le signal a une valeur constante de un logique. Dans ce cas, l'activation de l'entrée FAIRE effectué uniquement par un niveau de signal nul à l'entrée . La première consiste à déterminer le mode de fonctionnement de la mémoire, c'est-à-dire le signal est donné . Gestion des broches D.I. Et FAIRE effectué par un signal , qui est fourni dans l'intervalle de temps du signal .

La lecture des informations de la puce mémoire n'est possible que pendant un intervalle de temps , lorsque le processus de génération des données de sortie est terminé FAIRE(intervalle de temps), et le signal de sélection de puce n'est pas encore supprimé. Dans ce cas, le temps d'échantillonnage est caractérisé par l'intervalle de temps entre le moment où le signal est défini et le moment où l'information est générée en sortie. FAIRE.

En mode d'enregistrement, le signal ne doit être activé que lorsque les données à enregistrer sont prêtes et sont arrivées à l'entrée. D.I.(intervalle de temps ). De même, les données elles-mêmes à enregistrer doivent être préparées au moment où le niveau du signal actif (intervalle de temps) est développé et maintenues jusqu'à la fin de ce signal.

Les puces RAM permettent d'augmenter la capacité mémoire à la fois en augmentant le nombre de mots stockés et en augmentant la profondeur de bits de ces mots. En pratique, une structure combinée est souvent utilisée, combinant une augmentation à la fois de la profondeur de bits et du nombre de mots stockés. Dans ce cas, un certain nombre de groupes similaires de microcircuits sont formés, regroupés en une structure à capacité de mots croissante. De plus, ces groupes sont regroupés en une structure unique avec une augmentation du nombre de mots stockés.

Mémoire vive dynamique.

Comme déjà indiqué, les informations dans une cellule RAM dynamique sont présentées sous la forme de la présence ou de l'absence de charge sur le condensateur. Le schéma d'une cellule mémoire dynamique sur un seul transistor MOS avec un canal induit est représenté sur la figure 19.4 (mis en évidence par une ligne pointillée).

Figure 19.4 – Diagramme schématique d'une cellule RAM dynamique avec des éléments d'écriture et un amplificateur de lecture

Le diagramme montre également les éléments communs aux cellules de la même colonne. Le principal avantage de ce système est son faible encombrement. Le condensateur de stockage présente une structure MIS et est fabriqué en un seul cycle technologique. La valeur de sa capacité est du centième de pF. Le condensateur stocke la charge d'information. Le transistor agit comme un commutateur qui transfère la charge du condensateur au bus de données bit SD lors de la lecture ou charge le condensateur lors de l'écriture. En mode stockage, un potentiel un logique doit être présent sur la ligne d'adresse, sous l'influence duquel le transistor sera fermé et le condensateur est déconnecté du bus de données SD. Le condensateur est connecté au bus de données par un zéro logique sur la ligne. Dans ce cas, une tension est appliquée au transistor ce qui provoque son ouverture.

Étant donné que le bus de données SD regroupe toutes les cellules mémoire d'une colonne donnée, il se caractérise par une grande longueur et sa propre capacité est importante. Par conséquent, lorsque le transistor s'ouvre, le potentiel du bus de données change légèrement. Afin d'identifier sans ambiguïté le potentiel stable sur le moteur pas à pas avec le niveau de tension du zéro logique ou du un logique, un amplificateur basé sur un transistor et une résistance est utilisé. Immédiatement avant la lecture, la capacité du bus de données est rechargée en le connectant à une source d'alimentation via un transistor. Ceci est fait pour corriger le potentiel du bus de données. Lors de la lecture des informations, une redistribution de la charge du condensateur et de la charge du bus de données se produit, à la suite de laquelle les informations stockées sur le condensateur sont détruites. Par conséquent, lors du cycle de lecture, il est nécessaire de restaurer (régénérer) la charge du condensateur. À ces fins, ainsi que pour écrire de nouvelles valeurs dans la cellule mémoire, des transistors sont utilisés, qui connectent le bus de données soit à une source d'alimentation, soit à un potentiel commun nul. Pour écrire une unité logique dans une cellule mémoire, il est nécessaire d'ouvrir le transistor avec une valeur nulle du signal de commande et connectez une source d'alimentation au bus de données. Pour écrire un zéro logique, il faut un potentiel zéro à l'entrée ouvrez le transistor. Alimentation simultanée de zéros logiques aux entrées Et n'est pas autorisé, car cela provoquerait un court-circuit de l'alimentation électrique au fil de terre commun.

La figure 19.5 montre un exemple de structure d'une puce RAM dynamique de 64 Kbits. Les données de cette puce mémoire sont représentées sous forme de 64 Ko bits individuels, c'est-à-dire format de mémoire 64 . L'entrée et la sortie sont effectuées séparément, pour lesquelles une paire de sorties est fournie Et . Il y a huit contacts pour saisir l'adresse . L'adressage des cellules mémoire de 64 K s'effectue par des adresses sur seize bits . Et d'abord aux entrées huit chiffres mineurs sont servis adresses, puis les huit chiffres les plus significatifs . Les huit bits inférieurs de l'adresse sont verrouillés dans le registre d'adresse de ligne en appliquant un signal (signal d'échantillon de ligne). Les huit bits les plus significatifs de l'adresse sont verrouillés dans le registre d'adresses de colonne en appliquant un signal (signal d'échantillon de colonne). Ce mode de transmission du code d'adresse est appelé multiplexé temporel.

Figure 19.5 – Structure d'une puce RAM dynamique

Le multiplexage permet de réduire le nombre de broches sur la puce. Les cellules mémoire sont disposées dans une matrice de 128 lignes et 512 colonnes.

La figure 19.6 montre des chronogrammes qui expliquent le fonctionnement de la RAM dynamique. En mode lecture, huit chiffres de poids faible sont fournis aux entrées d'adresse du microcircuit , dans ce cas, une ligne matricielle est sélectionnée conformément à l'adresse reçue. Toutes les cellules mémoire de la rangée sélectionnée voient leur charge de condensateur régénérée. Ensuite, les huit bits de poids fort sont fournis aux entrées d'adresse du microcircuit adresses, après quoi un signal est généré . Ce signal sélectionne la cellule mémoire souhaitée dans la ligne sélectionnée et le bit d'information lu est envoyé à la sortie du microcircuit. En mode lecture, l'intervalle de temps entre le signal est et l'apparition des données en sortie est appelée temps d'échantillonnage.

Figure 19.6 – Chronogrammes du fonctionnement dynamique de la RAM

En mode enregistrement, l'intervalle de temps entre l'apparition d'un signal est pris comme temps de cycle d'enregistrement. et la fin du signal. Au moment où le signal apparaît Les données en cours d'écriture doivent déjà être saisies. Le signal est généralement généré avant le signal .

Pour chaque type de puce RAM dynamique, les ouvrages de référence fournissent des paramètres temporels qui régulent la durée des signaux de commande fournis à la puce, ainsi que l'ordre de leur succession mutuelle.

La charge sur le condensateur de la RAM dynamique diminue avec le temps en raison des fuites. Par conséquent, afin de préserver le contenu de la mémoire, le processus de régénération de chaque cellule mémoire doit avoir lieu après un certain temps. Ainsi, pour éviter que les condensateurs de stockage ne se déchargent, il est nécessaire d'accéder à chaque ligne de la matrice après un certain temps. En mode de fonctionnement normal de la RAM, cette condition n'est pas remplie, car certaines cellules sont fréquemment consultées, tandis que d'autres sont très rarement consultées. Par conséquent, une unité spéciale chargée de la régénération de la mémoire est requise.

La RAM dynamique nécessite un circuit de contrôle assez complexe pour fonctionner correctement. Du fait que l'accès à la RAM depuis les appareils avec lesquels elle fonctionne, et l'accès depuis le circuit de régénération ne dépendent pas l'un de l'autre, et peuvent donc se produire simultanément, un circuit nécessaire est nécessaire pour assurer l'ordonnancement de ces accès. À ces fins, il existe des circuits qui contrôlent le fonctionnement de la RAM dynamique, implémentés sur une seule puce. Leur utilisation peut simplifier considérablement la construction de mémoire sur RAM dynamique.

Mémoire en lecture seule Conçu pour le stockage à long terme d'informations qui ne sont pas détruites lors de la mise hors tension. Le principe de fonctionnement de la ROM est expliqué par le schéma présenté à la figure 19.7.

Ainsi, les informations stockées dans la ROM sont déterminées par l'emplacement des diodes aux intersections des lignes horizontales et verticales. Dans ce cas, la disposition nécessaire des diodes peut être réalisée de deux manières. Dans le premier cas, l'enregistrement des informations nécessaires est effectué au cours du processus technologique de fabrication de la ROM à l'aide de masques photo de masquage, et les informations sont enregistrées conformément à la documentation technique de cette ROM. Ces ROM sont appelées masque Des exemples de telles ROM sont les ROM avec des programmes d'exploitation enregistrés pour des machines-outils à commande numérique, des convertisseurs de code et un certain nombre d'autres cas où les mêmes informations sont utilisées lors du fonctionnement de nombreux appareils similaires.

Figure 19.7 – Structure du circuit ROM du masque

Dans le second cas, l'utilisateur écrit lui-même dans la ROM. Ces ROM sont appelées ROM graveables. Les informations y sont enregistrées à l'aide de dispositifs spéciaux appelés programmeurs. Lors du processus de fabrication des ROM brûlables, des diodes sont installées à tous les points d'intersection des lignes verticales et horizontales sans exception. En série avec chaque diode se trouvent des liens fusibles constitués d'un matériau à résistivité relativement élevée, généralement du silicium polycristallin ou du nichrome.

Si une impulsion de courant d'environ 20 mA et d'une durée de 1 ms traverse les lignes horizontales et verticales, le cavalier fusible grille et la diode correspondante s'éteint. Évidemment, les informations une fois enregistrées de cette manière ne peuvent pas être modifiées. Dans les vraies puces ROM, des transistors bipolaires ou à effet de champ sont généralement utilisés à la place des diodes.

Une classe distincte de ROM est attribuée reprogrammable ROM (PROM), qui permet d'effacer les informations enregistrées et d'enregistrer de nouvelles informations. Le circuit PROM coïncide presque complètement avec le circuit ROM discuté précédemment, à la différence qu'aux points d'intersection des lignes horizontales et verticales, au lieu de diodes, des MIS spéciaux sont inclus - des transistors avec ce qu'on appelle la grille isolée.

A l'état normal, la section source-drain du transistor ne conduit pas le courant électrique. Cependant, si une tension importante (environ 80 V) est appliquée entre la source et le drain, la grille se chargera suite à l'injection d'électrons. Ce processus est appelé charge par influence. À l'avenir, la charge de l'obturateur restera longtemps. En raison de la très haute qualité du diélectrique en dioxyde de silicium à des températures la charge diminue de 70 % de la valeur initiale en 10 ans environ. La charge négative sur la grille attire les trous, crée un canal conducteur dans la « région » entre la source et le drain, c'est-à-dire le transistor est dans un état passant.

Les informations sont effacées en appliquant des signaux électriques spéciaux pendant un certain temps. Un transistor MNOS est utilisé comme transistor de connexion dans les PROM effaçables électriquement. Il a la structure suivante : métal – nitrure de silicium – oxyde – semi-conducteur. Entre la grille et le semi-conducteur se trouvent deux couches diélectriques différentes. L'utilisation de telles PROM permet d'effectuer le processus de programmation sans retirer la puce de l'appareil dans lequel elle est utilisée.

Questions de contrôle

1 Fournir une analyse comparative de la RAM LSI de types statiques et dynamiques.

2 Expliquer le principe de fonctionnement d'une cellule RAM de type statique.

3 Quelles fonctions les décodeurs de lignes et de colonnes remplissent-ils dans une puce mémoire ?

4 Quelle est la séquence générale de fourniture de signaux de contrôle aux puces RAM statiques en mode lecture et écriture ?

5 Quels moyens connaissez-vous pour augmenter la quantité d'informations stockées lors de l'organisation des modules RAM ?

6 Expliquer les principes de fonctionnement des puces RAM dynamiques.

7 Comment le stockage des informations est-il organisé dans les puces ROM ?

8 Comment la possibilité d'écrire des informations sur une ROM gravable est-elle implémentée ?

9 Comment l'effacement et l'enregistrement des informations dans la PROM sont-ils mis en œuvre ?

Les ordinateurs utilisent la mémoire vive (RAM) pour stocker et récupérer des informations afin qu'elles soient facilement et instantanément accessibles. Les ordinateurs utilisent deux types de mémoire vive : la mémoire vive dynamique (DRAM) et la mémoire vive statique (RAM). Chacun d'eux a ses propres avantages et inconvénients. La SRAM a l’avantage de la vitesse et la DRAM est beaucoup moins chère. La plupart des ordinateurs utilisent les deux types, mais la DRAM est beaucoup plus courante et fait l'essentiel du travail.
Une puce de mémoire vive dynamique contient des millions de cellules mémoire, chacune composée d'un transistor et d'un condensateur. Chacune de ces cellules peut contenir 1 bit d'information, qui est lu par l'ordinateur comme 1 ou 0. Pour déterminer la lecture du bit, le transistor vérifie la présence de charge dans le condensateur. Si une charge est présente, alors lecture 1 ; sinon, la lecture est 0. Les cellules sont disposées dans une configuration carrée, avec des lignes et des colonnes numérotées par milliers.

Le problème de la RAM dynamique est que le condensateur perd de l’énergie très rapidement et ne peut conserver une charge que pendant une fraction de seconde. Un circuit de mise à jour est nécessaire pour maintenir la charge dans le condensateur et stocker les informations. Ce processus de mise à jour se produit des centaines de fois par seconde et nécessite que toutes les cellules soient disponibles même si les informations ne sont pas nécessaires. Au fur et à mesure que chaque rangée de cellules est lue, l'unité centrale de traitement (CPU) de l'ordinateur réécrit chaque bit d'information, rechargeant les condensateurs selon les besoins.

En revanche, les puces de mémoire RAM statique utilisent une technologie différente. Les cellules mémoire effectuent un virage serré entre 0 et 1 sans utiliser de condensateurs, ce qui signifie qu'aucun processus de rafraîchissement n'est requis et que l'accès se produit uniquement lorsque des informations sont nécessaires. Sans avoir besoin d'accéder constamment à toutes les informations, la SRAM est beaucoup plus rapide que la DRAM. D'une manière générale, ces puces sont beaucoup plus économes en énergie, mais cela est uniquement dû à leur besoin limité d'accès à la mémoire, et les niveaux de consommation augmentent avec l'utilisation.

Le plus gros inconvénient de la SRAM est l’espace. Chaque transistor d'une puce RAM dynamique peut stocker un bit d'information, et quatre à six transistors sont nécessaires pour stocker un bit à l'aide de la SRAM. Cela signifie qu’une puce RAM dynamique contiendra au moins quatre fois plus de mémoire qu’une puce RAM statique de même taille, ce qui rend la SRAM beaucoup plus chère. La DRAM est plus couramment utilisée pour la mémoire des ordinateurs personnels, tandis que les puces SRAM sont préférées lorsque l'efficacité énergétique est un problème, comme dans les automobiles, les appareils électroménagers et les appareils électroniques portables.

3.9. Périphériques de stockage à accès aléatoire

Périphériques de stockage Selon les fonctions exercées, ils sont répartis en opérationnel Et permanent. Opérationnel périphériques de stockage ( RAM) enregistrer, stocker et lire des informations et fonctionner uniquement lorsque l'appareil est sous tension, c'est-à-dire que la RAM est volatil. Permanent périphériques de stockage ( ROM) stocke des informations lorsque l'alimentation est coupée, c'est-à-dire que les ROM sont non volatile.

En fonction du type de stockage des informations, la RAM est divisée en statique Et dynamique. Dans la RAM statique, l'élément de mémoire est déclenchement, en dynamique - condensateur. En anglais, cela s'appelle RAM RAM (mémoire vive- mémoire vive). RAM statique en conséquence SRAM, dynamique DRACHME.

RAM statique

Sur Figure 1 montre la structure d’un périphérique de stockage statique.

Fig. 1. Structure de RAM statique

PE est un élément de mémoire. On l'appelle aussi élément de stockage ( ZÉ). Tous les éléments de mémoire sont contenus dans la matrice de stockage. Le nombre d'éléments est 2 n. Chaque signature électronique spécifique stocke un bit d'information et possède sa propre signature électronique spécifiée. n- code binaire de bits.

L'adresse est divisée en deux parties (généralement identiques) : une adresse de ligne et une adresse de colonne. Cela donne une matrice rectangulaire contenant 2 k lignes et 2 m Colonnes. Le total des éléments de mémoire sera 2 k+m .

Le nombre de lignes et le nombre de colonnes étant nettement supérieurs à la capacité en bits d'un nombre binaire, des décodeurs sont placés entre les entrées d'adresse et la matrice d'éléments de mémoire, désignés sur la figure comme un décodeur de lignes et un décodeur de colonnes.

Considérons l'une des variantes de l'élément de mémoire RAM statique. Voici le schéma :

Riz. 2. Élément de mémoire RAM statique

Le véritable élément de la mémoire est Déclencheur D, situé à l'intersection je-les cordes et jème colonne. Pour réduire le nombre de broches de puce RAM combiner leurs entrées et leurs sorties. Par conséquent, une clé électronique est également incluse dans le schéma S.W..

Aux niveaux enregistrer. 1 sur les lignes je Et j et lorsque le signal d'autorisation d'enregistrement est envoyé WR=1(depuis écrire- enregistrement), le déclencheur enregistre les informations qui arrivent à entrée D. Dans ce cas, le pneu Entrée sortie s'avère être connecté à D entrée de déclenchement via clé électronique S.W. et exécute des fonctions d'entrée lorsque le signal est supprimé WR la clé se connecte au bus Entrée sortie sortie de déclenchement, et ce bus sert de sortie.

Si la RAM est monobit, alors le bus Entrée sortie sera commun à tous les éléments de mémoire. Mais le plus souvent, la RAM est multi-bits, et dans ce cas, sur chaque paire de lignes, il y a une ligne-colonne n déclencheurs et n clés où n-le nombre de chiffres, et l'élément "ET" et il n'en reste qu'un. Et chacune des clés est connectée à son propre bus Entrée sortie.

En plus des modes d'écriture et de lecture, qui sont déterminés par le potentiel d'entrée WR, existe mode de stockage des données, dans lequel l'écriture et la lecture sont interdites. Le mode a un double sens.

Premièrement, si l'appareil dispose de nombreuses puces RAM, ce qui est typique, l'écriture ou la lecture est effectuée sur une puce, le reste dans ce cas doit être désactivé.

Deuxièmement, en mode stockage de données, la consommation d'énergie est bien inférieure à celle en mode écriture et lecture ( En mode travail). Un signal est utilisé pour mettre la RAM en mode stockage C.S. En anglais sélection de cristaux- sélection de cristaux. Généralement pour passer en mode stockage à l'entrée C.S. le niveau est fourni enregistrer. 1, pour passer en mode fonctionnement - enregistrer. 0.

RAM dynamique

Comme mentionné précédemment, dans la RAM dynamique, les fonctions d'un élément de mémoire sont assurées par condensateur. Les informations sont représentées par une charge électrique. Par exemple, s'il y a une charge sur un condensateur, elle est alors écrite dans l'élément de mémoire. enregistrer. 1, gratuit - enregistrer. 0.

Le temps de rétention de charge sur le condensateur étant limité (en raison de fuites), il est nécessaire de restaurer périodiquement les informations enregistrées. Ce processus est appelé régénération. De plus, la RAM dynamique nécessite une synchronisation pour assurer la séquence d'activation des unités fonctionnelles.

Pour implémenter un élément de mémoire RAM dynamique, le circuit illustré dans figure 3.

Riz. 3 - Elément de mémoire RAM dynamique

La sélection d'un élément mémoire se fait par un signal enregistrer. 1 dans le bus de la ligne. Transistor VT2 s'ouvre et se connecte condensateur C1 avec bus colonne. РШ - bit bus. Auparavant via transistor VT1, qui s'ouvre avec un signal " Battre (C) ", mise en charge capacitéAVEC w se mettre en tension U 0 . Capacité C w doit largement dépasser capacité C1.

L'élément de mémoire de la RAM dynamique est plus simple que celui de la RAM statique, de sorte que la quantité de mémoire dans la RAM dynamique est plus élevée que dans la RAM statique. Si l'adresse est grande, elle est divisée en deux parties. Le premier s'appelle RAS, ce qui signifie en anglais signal d'accès aux rangées- signal d'échantillonnage de ligne, seconde - CAS, au sens anglais signal d'accès à la colonne- signal d'échantillonnage de colonne.

Signaux RAS Et CAS décalés les uns par rapport aux autres dans le temps, enregistrant le signal d'autorisation WR devrait apparaître lorsque les deux parties de l’adresse sont saisies. En même temps avec WR un signal d'information est introduit. En mode lecture, le signal d'information apparaît en sortie avec un certain retard par rapport au signal CAS.

Désignation des signaux de la puce mémoire (pour information)

1. Adresse : A	2. Signal d'horloge : C
3. Stroboscope d'adresse de colonne : CAS	4. Stroboscope d'adresse de ligne : RAS
5. Sélection des puces : CS	6. Approbation : CE
7. Enregistrement : WR	8. Lecture : RD
9. Écriture-lecture : W/R	10. Résolution d'enregistrement: NOUS
11. Résolution de sortie: OE	12.Données (informations) : D
13. Données d'entrée : DI	14. Mentions légales : FAIRE
15.Adresse, données ; entrée, sortie : ADIO	16.Entrée de données, sortie : DIO
17.Régénération : REF	18.Programmation : RP
19.Effacer : ER
	22.Conclusion générale : VO